Stellt man zunächst einmal den Einsatz eines Systems losegekoppelter Von Neumann-Rechner im Hinblick auf die Erzielung höchstmöglicher Simulationsleistung hinten an, so ist Forschungsziel die Entwicklung einer Architekturklasse, die in der Implementierungsform eines Systems kooperierender Spezial-Prozessoren möglichst umfassend die in digitalen Systemen extrem vorhandene Parallelität ausbeutet. Das im Lehrstuhl entwickelte Prinzip für eine Simulationsbeschleunigung besteht zunächst darin, eine formale Entwurfsbeschreibung in einen gerichteten Graphen zu transformieren, wobei die Knoten die Entwurfskomponenten und die Kanten die Verdrahtung des Entwurfs repräsentieren. Die an die Knoten gebundene Funktionalität ist abhängig von der Beschreibungsebene: Sie reicht von Transistor-Funktionalität für Switch-Level-Simulation über die Funktionalität kombinatorischer Netze und Flipflops für Register-Transfer-Level-Simulation bis zur benutzerspezifischen, algorithmischen Funktionalitätsdefinition für Function-Model-Level-Simulation. Allgemein gilt für die System-Repräsentation:
Entwurfsgraphen sind in Rangstufen geordnet. Dafür wird zunächst
eine Menge F E von Rückkopplungskanten so identifiziert,
daß der Graph nach dem Entfernen dieser Kanten zyklenfrei ist. Danach
wird den Knoten des modifizierten Graphen je eine Rangzahl zugeordnet:
Die folgenden drei Regeln definieren das Ereignisfluß-Berechnungsschema für die Abarbeitung derartiger, rangstufenweise geordneter Graphen:


Figur 2.3: MuSiC-Simulationsleistung bei der Simulation einer CPU
mit einer Komplexität von 2,5 Millionen Elementen im Vergleich zur Grenzleistung bei sehr
großer Last (e = )
Jeder Simulationsschritt beginnt mit Knoten des Ranges 1, schreitet entsprechend aufsteigender Rangzahlen fort und endet mit der Auswertung änderungsaktivierter Knoten des Rangs 0. Rechenleistung wird dabei ausschließlich für das Berechnen des Flusses von Änderungen im repräsentierten System aufgewendet. Das damit erzielbare Leistungspotential einer Architektur-Implementierung MuSiC mit 256 Prozessoren stellt Figur 2.3 dar. Dabei zeigt sich, daß bei typischen Elementaktivierungsraten um 0,1 eine simulierte CPU mit einer Komplexität von 2,5 Millionen Gattern und Flipflops eine Taktrate von immerhin einigen kHz aufweisen würde.